Expire bientôt Elsys Design

STAGE/UVM de TRAITEMENT VIDEO SUR FPGA

  • Stage
  • Rennes (Ille-et-Vilaine)
  • Energie / Matériaux / Mécanique

Description de l'offre


Dans le cadre du développement et de la démonstration de son savoir-faire, ELSYS Design dispose d'une plateforme technologique multimédia de traitement vidéo. Cette plateforme est basée sur la technologie SoC ZYNQ de Xilinx embarquant deux processeurs ARM en plus d'une matrice reconfigurable FPGA. Le flux vidéo est capturé à partir d'une caméra, traité au niveau du FPGA et restitué sur un écran via une liaison HDMI.
Dans ce cadre, le projet consiste à prendre connaissance de la chaine de traitement complète, de modéliser en SystemVerilog une IP de traitement vidéo, puis d'implémenter son environnement de vérification en application des méthodologies UVM (Universal Verification Methodology).
 
Le stage se déroulera en plusieurs étapes :
-          Prendre en main de l'environnement global de développement et de la chaine de traitement vidéo mise en oeuvre.
-          Réaliser un état de l'art des méthodologies SV/UVM
-          Modéliser l'IP de traitement vidéo en SystemVerilog
-          Concevoir et Implémenter un environnement de vérification de l'IP en application des méthodologies SV/UVM.
-          Améliorer la couverture de test de l'IP en comparaison de l'environnement de test VHDL existant.
-          Intégrer ces nouveaux développements dans l'environnement de la plateforme multimédia existante.
 
Ce sujet s'adresse donc à des personnes désirant améliorer leurs compétences dans le domaine de l'électronique embarqué sur les aspects :
-          FPGA Xilinx SoC Zynq
-          Environnement de simulation Modelsim
-          Mise en oeuvre d'algorithmes de traitement vidéo sur FPGA en SV
-          Développement de scénarios de simulation en UVM
-          Analyse des chronogrammes de simulation
-          Intégration d'IP existantes
-          Mise en oeuvre de code C dans l'élaboration des Test Cases de simulation
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Profil recherché


Vous êtes en 3e année de cycle ingénieur ou dernière année de Master.
Autonomie, enthousiasme pour les technologies ASIC/FPGA ,  domaines d'applications liés à l'image ou la vidéo, rigueur et travail en équipe sont des qualités essentielles.
 
Compétences requises : Langage VHDL/verilog/SV, connaissance des ASIC/FPGA, langage C, esprit de synthèse, autonomie rigueur. Vous rédigez aisément en anglais (documentation technique et manuel utilisateur).
Ce stage conventionné est rémunéré.
La mission peut être réalisée dans le cadre d'une année de césure ou d'un stage de fin d'études.
Lieu : Rennes
 

À propos de Elsys Design

ELSYS Design rassemble une communauté de spécialistes en systèmes embarqués passionnés par leur métier et par les nouvelles technologies.Conjuguant expertise technique et savoir-faire métier, nos ingénieurs interviennent sur l'ensemble du cycle de développement de systèmes complexes, au sein de nombreuses industries.Fondé et managé par des ingénieurs, ELSYS Design cultive un modèle spécifique avec une identité et des valeurs fortes.Vous aimez les défis techniques Vous cherchez de vraies opportunités de carrière Alors rencontrons-nous !

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